Проектируемое устройство функционирует в двух режимах:

− режим предварительной конфигурации (в процессе которого происходит конфигурация ПЛИС);
− режим непосредственной работы.

Рассмотрим подробнее эти режимы работы:

1) Режим предварительной конфигурации.

Микросхема Spartan-II (ПЛИС) конфигурируются путем загрузки конфигурационных данных во внутреннюю конфигурационную память. Часть специальных контактов, которые при этом используются, не могут применяться для других целей, в то же время некоторые из них могут после завершения конфигурирования служить в качестве контактов ввода/вывода общего назначения.

В зависимости от выбранного режима конфигурирования, контакт CCLK может быть либо источником сигнала синхронизации, либо наоборот – приемником сигнала от внешнего генератора синхросигналов.



Последовательность конфигурации.
Конфигурирование устройства Spartan-II – процесс, состоящий из трех фаз. В первой фазе конфигурирования очищается конфигурационная память. Следующая фаза – загрузка данных в конфигурационную память. Наконец, активизируется логика (фаза Start-Up).

Инициализация конфигурирования.

Обычно процесс конфигурирования запускается автоматически после подачи напряжения питания, однако, он может быть задержан пользователем. Конфигурационный процесс может также быть инициирован установкой активного уровня сигнала PROGRAM. Переход сигнала INIT в состояние логической ‘1’ означает окончание фазы очистки памяти, а установка активного уровня сигнала DONE (‘1’) означает окончание процесса в целом.

Очистка конфигурационной памяти.

Процесс отчистки конфигурационной памяти обозначается выставлением микросхемой Spartan-II логического нуля на контакте INIT. В это время конфигурирование FPGA может быть задержано удержанием сигнала на контакте PROGRAM в состоянии низкого логического уровня до момента готовности системы к конфигурированию.

На протяжении фазы очистки конфигурационной памяти последовательность операций состоит из повторения цикла очистки памяти по всем адресам. Эти операции продолжаются до окончания одного полного цикла очистки памяти по всем адресам после установки сигнала на входе PROGRAM в состояние ‘1’. Таким образом, задержка процесса конфигурирования равнозначна продолжению фазы очистки памяти.

Существует два вида последовательного режима конфигурирования:

− Ведущий последовательный, при котором загрузкой управляет микросхема FPGA и её контакт CCLK является выходом, то есть источником синхросигнала для внешней памяти, где хранится конфигурационный файл;

− Подчиненный последовательный, при котором загрузкой управляет внешнее устройство (Микропроцессор, CPLD, другая FPGA и т.д.). Контакт CCLK при этом является входом. В обоих случаях за один такт CCLK загружается 1 бит конфигурационных данных. Первым загружается старший бит конфигурационного байта данных. Последовательность операций изображена на рис.4.2 Данная схема является более полным представлением блока «Загрузка конфигурационных данных» на рис.4.1

В ведущем последовательном режиме с выхода CCLK FPGA сигнал подается на соответствующий вход микросхемы SPROM, которая передает данные на DIN-вход той же микросхемы FPGA. Прием данных в FPGA осуществляется по каждому нарастающему фронту сигнала CCLK.

В этом режиме FPGA принимает конфигурационные данные в последовательной форме от последовательного ПЗУ или от другого источника последовательных конфигурационных данных. Данные последовательного битового потока (bitstream) должны быть установлены на входе DIN незадолго до появления нарастающего фронта сигнала, генерируемого внешним источником и подаваемого на вход CCLK.

Для генерации синхросигнала конфигурирования используется внутренний осциллятор FPGA. Частота для этого синхросигнала может быть выбрана из широкого диапазона значений, но по умолчанию всегда используется низкая частота.

На вход RESET микросхемы SPROM подается сигнал с контактов INIT устройства FPGA. Аналогично, на вход CE – с выхода DONE. При этом, в зависимости от выбранной стартовой последовательности, существует конфликт потенциалов на контакте DONE.

Проверка контрольной суммы.

Во время загрузки конфигурационных данных контрольная сумма, записанная в загружаемом файле, сравнивается с контрольной суммой данных в конфигурационной памяти микросхемы Spartan-II. В случае их несовпадения микросхема Spartan-II переводит INIT в ноль и прекращает процесс загрузки. Для реконфигурирования нужно подать логический ‘0’ на контакт PROGRAM на время не меньшее 300 нс.
Последовательность вхождения в штатный режим работы.

2) Режим работы.

В режиме работы ПЛИС, по заложенной на предыдущем этапе программе, управляет аналого-цифровым преобразователем, который переводит сигнал в цифровую форму.

Входной аналоговый сигнал "Аналоговый 1" и "Аналоговый 2", подлежащий цифровой обработке, поступает по коаксиальным кабелям на схемы преобразования сигнала в дифференциальную форму, собранные на основе трансформаторов Т1 и Т2. Откуда сигнал поступает на дифференциальные входы АЦП.

Сигнал тактовой частоты "250 МГц АЦП" на микросхеме D4 преобразуется в формат LVDS и поступает на вход тактового сигнала АЦП. По переднему и заднему фронтам этого сигнала происходит преобразование входного тактового сигнала соответственно в первом и втором каналах АЦП.

Оцифрованный входной аналоговый сигнал поступает на 8 выходов LVDS для каждого из каналов. После установки сигналов на выходе АЦП происходит их стробирование тактовым сопровождающим сигналом DCLK, также сформированным в формате LVDS. На микросхеме D2 этот сигнал преобразуется в формат КМОП. После чего он может передаваться на внешний прибор или использоваться в качестве тактового сигнала ПЛИС "250 МГц ПЛИС".

Оцифрованный аналоговый сигнал с выхода АЦП поступает на преобразователи LVDS в КМОП (D5…D20), после чего поступают на вход ПЛИС.